Elektronik-Fertigung in der dritten Dimension

Thomas Rehbein

Moore´s Law ist kein Naturgesetz, sondern zum einen eine auf empirische Beobachtung basierende Faustregel, zum anderen eine nach wie vor wirksame „sich selbsterfüllende Prophezeiung“. So sagte Prof. Dr. Hermann Eul, Mitglied des Vorstands der Infineon Technologies AG und Leiter des Geschäftsbereichs Communication Solutions letztes Jahr bei der Unterzeichnung einer Kooperationsvereinbarung zwischen der STMicroelectronics, der STATS ChipPAC und Infineon: „Wir legen damit die Basis für künftige Generationen in der Gehäusetechnologie und reagieren auf künftige Anforderungen im Markt. Weiter tragen wir der in Moore’s Law definierten Entwicklung Rechnung. Immer kleinere Strukturgrößen bei steigender Performance fordern neue Ansätze.“ Die Entscheidung von ST an der Entwicklung dieser innovativen Technologie mit ihrem höheren Integrationsgrad mit Infineon zusammen zu arbeiten, lässt aufhorchen. Genauso wie die Aussage von Andreas Bahr, Director Cooperations & Licensing Package Technologie, der für Infineon in Singapur den Aufbau des Projektes und die Produktion mit den neu gewonnen Partnern realisiert: „Das ist ein wichtiger Schritt bei der Etablierung von eWLB als neuem Industriestandard für kosteneffiziente und hoch integrierte Wafer-Level-Gehäuse.“ Die Weiterentwicklung der WLB (Wafer-Level Ball Grid Array) Technologie verleiht der Diskussion um das Thema Advanced Packaging neue Brisanz.

„Advanced“ war schon vor zehn Jahren das große, umstrittene Schlagwort. Trotzdem: Wirebond-Gehäuse finden für bestimmte Anwendungen immer noch Verwendung und werden auch nicht so schnell vom Markt verschwinden. Aber wo es auf hohe Datenübertragungsraten und die dafür benötigten elektrischen Eigenschaften ankommt, ist Advanced Packaging unverzichtbar geworden. Vor allem dort, wo der Platz beschränkt ist wie zum Beispiel in Handys oder bei Hochfrequenz-Anwendungen. Für die Bonding-Technologie wird es jedoch fertigungstechnisch immer enger. Bei geforderten Strukturgrößen für Chips von 40 Nanometer und weniger wird die Verdrahtung teuer. Denn mit konventioneller optischer Lithographie ist in den Anschlusstechniken nicht mehr viel zu machen.

Die dafür eigentlich notwendige Extreme-Ultraviolett-Lithografie (EUV) ist derzeit mit sehr hohen Kosten verbunden, was einen zunehmenden Trend zu 3D-Integration auslöste. Auch damit lassen sich mehr Funktionen und höhere Leistung ohne kleinste Strukturgrößen realisieren. Ein 3D-Package besteht aus drei Leiterplatten: Boden und Deckel, die doppelseitig bestückt sein können sowie der Rahmen, der beide trennt. Die elektrische Umverdrahtung zwischen Boden und Deckel erfolgt über einen elektrischen Bus. Dieser führt durch alle drei Leiterplatten und wird mittels Durchkontaktierung im Rand der Leiterplatten realisiert. Für den elektrischen Bus innerhalb eines 3D-Packages werden Lotballs auf die Pads der Leiterplatten aufgebracht. Ein Alignmenttool justiert die Leiterplatten im Nutzen über Führungsstifte und Bohrungen. Dann erfolgt die Verpressung und Umschmelzung. Auch in der Fertigung von Mikrosystemen kommt es nicht auf kleinste Strukturgrößen an. Hier sind die Möglichkeiten der heutigen Bondingsysteme und der „konventionellen“ Gehäusetechnik ausreichend.

Doch die Minituarisierung schreitet weiter voran. Kleinere Schaltelemente können mit verringerter Spannung betrieben werden und müssen so weniger Wärme abführen. Kleinere Transistoren weisen verbesserte Schaltzeiten und kürzere Signallaufzeiten auf und sind somit schneller und leistungsfähiger. Das sind neben Moores Gesetz weitere wichtige Treiber, um die einzelnen Bauelemente und folglich die Schaltung als Ganzes weiter zu verkleinern. Die Abmessungen von Transistoren liegen heute bei unter 100 Nanometern. So lassen sich integrierte Schaltungen mit mehreren Millionen Transistoren auf einem Chip mit einer Kantenlänge von unter zehn Millimetern realisieren. Der geringere Abstand zwischen den Bauelementen erlaubt höhere Taktfrequenzen und die dafür benötigte elektrische Leistung steigt trotz höherer Performance nur geringfügig.

Der Fertigungsprozess ist in zwei Phasen aufgeteilt: Bauelemente wie Transistoren und Dioden entstehen im Front-End, deren Verdrahtung und Verpackung in Gehäuse erfolgt im Back-End. Hier werden die Wafer zu Chips vereinzelt und dann in ein Gehäuse eingebracht und kontaktiert. Dabei kommen je nach Typ neben dem Drahtbonden auch das Chipbonden zum Einsatz. Hierbei wird zum Beispiel ein „naked“ Chip, also ohne Sockelgehäuse, mit einem Ball Grid Array direkt auf die Platinen gelötet. Die Strukturen auf dem Chip wurden in der Halbleiterindustrie von Jahr zu Jahr also zunehmend kleiner. Das sogenannte „Shrinken“ war eine Notwendigkeit, um immer komplexere und effizientere Schaltungen realisieren zu können. Und das bringt Lösungen wie die Chip-Scale-Packages an die physikalischen Grenzen. Denn ein solches Package ist durch die Chipgröße limitiert. Sein Gehäuse darf nicht wesentlich größer als die Chipfläche selbst sein, alle Anschlüsse müssen innerhalb dessen Abmessungen liegen. Die Größen der sehr kompakten Packages liegen zwischen 2×2 mm bis hin zu 9×9 mm für ein CSP-Package mit 64 Anschlüssen. Wird der Chip also immer kleiner, kann das Gehäuse nicht weiter verkleinert werden, weil dann der Platz für die innen liegenden Anschlüsse fehlt.

Deshalb schien das von Infineon vor etwa fünf Jahren vorgestellte Wafer Level Packaging (WLB) als der perfekte Ausweg. Alle Schritte des IC-Packagings werden hier schon auf Wafer-Ebene vor der Vereinzelung durchgeführt. Dabei entstehen Bauteile, die nur unwesentlich größer sind als die Chips selbst. Sie wurden in Gehäuse mit einem Ball Grid Array, also einer Kugelgitteranordnung der Lotperlen für die Anschlüsse auf ihrer Unterseite auf den Markt gebracht. Die Lotperlen sind in einem Raster mit Spalten und Zeilen angeordnet und werden beim Reflow-Löten in einem Lötofen aufgeschmolzen und verbinden sich mit dem Kupfer der Leiterplatte. Für die Entwicklung einer neuen, kostengünstigen Radarsensorgeneration hat sich Bosch für einen Zwischenschritt entschieden. Dazu sagt Jürgen Hildebrandt, Gruppenleiter Hardwareentwicklung Radar im Bereich Driver Assistance bei Bosch: „Unsere künftigen kostenoptimierten Radarsensoren für aktive Fahrerassistenzsysteme bis hin zum Bremseingriff bestehen aus 77 GHz Komponenten und integrierten Antennenelementen, die in ein Polymergehäuse mit einer Umverdrahtung eingeschlossen sind. Das wird die bisherigen Kosten erheblich reduzieren.“ Für das Hochfrequenz-Modul wurde ein neuer Herstellprozess für ein kostengünstiges „System-in-Package“ entwickelt. Dabei werden die aktiven und passiven Bauelemente auf einem speziellen Leadframe bestückt und mittels Transfer-Molding in ein Kunststoffgehäuse verpackt. Mittel- bis langfristig sind Polymergehäuse mit einer Umverdrahtung für Bosch also der konsequente und erforderliche Schritt zur weiteren Kostenreduzierung. Die Signalführung im Hochfrequenzbereich ist auf extrem kurze, geometrisch definierte und prozesssicher gestaltete Verbindungen angewiesen. Die Flip Chip-Technik würde aus dieser Sicht die größten Vorteile bieten, hat jedoch den Nachteil einer schlechteren, thermischen Performance, da der Wärmeübergang über die Bumps relativ schlecht ist.

Für die Drahtanbindung mit den von Bosch geforderten Eigenschaften bietet sich das eutektische Löten an. Dazu sagt Dr. Josef Sedlmair, Sales Coordination International bei der F&K Delvotec Bondtechnik GmbH in Ottobrunn: „Das eutektische Diebonden ist eine Spezialform des Lötens. Das Ziel dabei ist, zwei verschiedene Materialien zu vermischen und dadurch weit unterhalb der Schmelztemperatur der reinen Materialien zum Schmelzen zu bringen.“ Das setzt aber sowohl bei den Chips als auch den Substraten Temperaturbeständigkeit voraus. Typische Eutektika sind zum Beispiel Zinn-Gold-Verbindungen (Au80Sn20-Lot). Die Eutektika sind als Rückseitenbeschichtung auf den Chips oder als Pre-Forms erhältlich. Bei den von F&K angebotenen Maschinen erfolgt die Platzierung von Chips auf einem Substrat innerhalb eines in die Maschine integrierten Ofens, der ein vordefiniertes und frei programmierbares Temperatur- und Zeitprofil durchläuft. Dieses Profil hängt von den Eigenschaften des Eutektikums ab, da die Materialien unterschiedliche Schmelztemperaturen haben. Diese liegen typischerweise zwischen 150° C und 400° C. Ist die Temperatur des jeweiligen eutektischen Punktes erreicht, platziert der Bondkopf das Substrat und die Chips auf dem Ofen. Dann wird das vorprogrammierte Temperatur-Stufen-Profil durchlaufen, das Eutektikum schmilzt. Das Bondtool presst mit einer programmierten Kraft den Chip gegen das Substrat. Dies führt zu einer sehr gleichmäßigen und lückenlosen Verteilung des Eutektikums zwischen Substrat und Chip. Die Platziergenauigkeit der aktuellen Anlagen von F&K liegt bei +/- 5 µm. Das Drahtbonden ist für Bosch aber nur ein Zwischenschritt. Angestrebt wird die Verpackung der Millimeterwellen-Chips in ein Gehäuse, das kostengünstig wie ein Standard-SMD-Bauteil auf eine HF-Leiterplatte bestückt werden kann. Sensoren mit dieser Technologie werden erst 2012 auf dem Markt sein. Für weniger komplexe Anwendungen in der Automobiltechnik bleibt das Bonden hingegen nach wie interessant. Wie Geschäftsführer Dr. Farhad Farassat von der F&K Delvotec, Mitglied des Fachbeirats der productronica, ausführt, hat die Automobilelektronik schon seit Jahren die Qualitätsführerschaft von der Militär- und Raumfahrtelektronik übernommen: „Um Qualität gezielt zu produzieren, bieten wir Bonder an, die nicht nur Bauteile mit hoher Qualität produzieren, sondern dabei auch die Qualitätsdaten mitliefern. Damit wird sehr frühzeitig klar, wenn der Prozess anfängt, wegzuwandern, lange bevor Ausschuss überhaupt entstehen kann.“ Eine nachgeschaltete, automatisierte, optische Inspektion stellt mit präzise gemessenen Parametern die Prozessfähigkeit laufend dar. Bedienereinflüsse auf die Messergebnisse – ob unbeabsichtigt oder gewollt – sind damit ausgeschlossen. Das garantiert die perfekte Rückverfolgbarkeit. Für Dr. Farassat sehr wichtig: „Denn was nützen uns perfekte Bonds, wenn die Messung größere Schwankungen hat als der Bondprozess selbst?”

Diesen Problemen sieht sich Infineon bei der Produktion mit der eWLB-Technologie nicht konfrontiert. Man kommt hier ohne Umverdrahtung über ein Substrat aus. Dafür lassen sich nun aber Bauteile mit noch höherer Integrationsdichte, mit frei wählbarer Gehäusegröße und einer nahezu unbegrenzten Anzahl von Kontaktstellen entwickeln. Die Abmessungen dieser neuen Gehäuseformen sind um 30 Prozent gegenüber herkömmlichen Packages reduziert und eine exzellente elektrische und thermische Performance wird garantiert. Alle Fertigungsschritte werden auf Wafer-Ebene ausgeführt. Die eWLB-Technologie („“e“ = embedded) nutzt eine Kombination von Frontend- und Backend-Halbleiterfertigungstechniken, wobei alle Chips auf dem Wafer parallel verarbeitet werden. Dies, zusammen mit dem höheren Integrationsgrad für das Silizium in den komplett geschützten Gehäusen und der deutlich höheren Anzahl von externen Kontakten, ermöglicht Herstellern von leistungsfähigen mobilen Kommunikationsendgeräten und Consumerprodukten signifikante Kosten- und Platzeinsparungen. Die neuen Gehäuse werden an Fertigungsstandorten von Infineon Technologies und im Rahmen eines Lizenzmodels bei ASE gefertigt. Erste Bausteine sollen demnächst auf den Markt kommen. Fragt man Andreas Bahr, warum er glaubt, dass eWLB zum neuen Standard für die Package-Technologie wird, fasst er das so zusammen: „Thermisch sind wir besser als mit dem Wirebond- oder Flipchip-Verfahren. Die elektrische Performance steigt. Letztendlich erzielen wir eine höhere Funktionsvielfalt auf gleicher oder kleinerer Fläche.“ So gesehen bleibt damit das Gesetz von Gordon Moore weiter gültig.

www.infineon.com, www.st.com, www.statschippac.com, www.fkdelvotec.com,www.productronica.com

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