SiP-Entwicklungszeit halbieren

Renesas Technology Europe will mit seiner neuen SiP-Top-Down-Designumgebung die Effizienz bei der Entwicklung von System-in-Package-Produkten verbessern, indem Designqualität und Verlustleistung bereits in der ersten Entwicklungsphase verifiziert werden. Dafür nutzt die neue Entwicklungsumgebung eine integrierte Design-Datenbank und bietet eine vereinheitlichte Verwaltung der Design-Daten sowie eine einfache Verknüpfung für die Analyse von elektrischen und Wärmeableitungs-Kenndaten. Daher lassen sich Daten über die Chip-Formen und -Positionen sowie Verbindungsdaten zwischen den Chips aus der Datenbank extrahieren und mit dem Substrat-Layoutwerkzeug verknüpfen. Für große Substrate enthält die Entwicklungsumgebung ein speziell konzipiertes Werkzeug zur Analyse elektromagnetischer Felder. Eine Partitionierung der zu analysierenden Fläche ist somit nicht mehr erforderlich. Außerdem sind die Einstellung der Simulationsbedingungen und die Bestimmung der Ergebnisse für Schaltkreis-Simulationen automatisiert, womit auch eine Abschätzung des Rauschverhaltens auf Basis der elektrischen Kenndaten in der ersten Entwicklungsphase möglich ist. Des weiteren extrahiert die neue Umgebung Informationen über den Anteil der Leiterbahn-Patternfläche, die Layer-Dicke, über die Materialien der internen SiP-Gehäuseverdrahtung, die Stromversorgungsebene, die Anzahl der Via-Löcher zwischen den Layers sowie über die Formen und Positionen der Chips und erzeugt automatisch ein Umfeld für das Gehäusemodell zur Auswertung der Wärmeableitung.

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