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Tanz auf dem Clustertest-Vulkan

Einsamer Boundary Scan IC sucht Anschluss – Teil 2
Tanz auf dem Clustertest-Vulkan

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Boundary Scan gemäß IEEE1149.x hat sich in den letzten 10 Jahren zu einer immer breiter eingesetzten Technologie zum eingebetteten Test komplexer Elektronikeinheiten entwickelt. Vor allem BGA/CSP-Bauelemente befeuern diesen Trend. Allerdings ist Boundary Scan nicht in allen IC integriert, was oftmals zu kontroversen Diskussionen im Hinblick auf die Frage der erzielbaren Testabdeckung bei Applikationen mit geringem Boundary Scan Anteil führt. Der folgende Beitrag beleuchtet die Integration von Boundary Scan aus testtechnischer Sicht, analysiert die Vielfalt der Möglichkeiten zur Erhöhung der Fehlerabdeckung und zeigt, wie sich dieses Potential durch den Einsatz neuester Systemlösungen in der Praxis erschließen lässt.

Thomas Wenzel, Martin Borowski, Göpel electronic, Jena

Die Cluster sind die eigentliche Crux und Stein des Anstoßes in der Diskussion um Fehlerabdeckung, denn ihre Beherrschung scheint auf den ersten Blick kritisch. Daher muss diesem Problemfeld entsprechende Aufmerksamkeit gewidmet werden.
Grundsätzlich gilt es folgende Typen von Clustern zu unterscheiden:
  • Transparente Cluster (In-Line Widerstände oder Buffer zwischen BScan Pins)
  • Speicher Cluster (sRAM/dRAM Bausteine an BScan Pins)
  • Device Cluster (Single IC oder Sensoren/Aktoren angeschlossen an BScan Pins)
  • Logik Control Cluster (Steuer-Logik mit einem oder mehreren Grundgattern)
  • Glue Logic Cluster (komplexere Multi-Device Cluster).
Dabei ist ein Cluster prinzipiell als Funktionskomplex anzusehen, wodurch typischerweise auch ein Funktionstest zum Ansatz gebracht werden muss.
Die Beherrschung all dieser Erscheinungsformen ist natürlich nur bei Verfügbarkeit entsprechend leistungsfähiger und ausgereifter Werkzeuge zur Testentwicklung möglich. Als Beispiel sei an dieser Stelle die JTAG/Boundary Scan Softwareplattform System Cascon von Göpel electronic [1] genannt. Die Unterstützung reicht hier von der Erkennung der jeweiligen Cluster über die Testprogrammerstellung bis hin zur Fehlerdiagnose und der Anzeige der Fehlerorte im Layout. Das Handling der Cluster erfolgt in vielen Fällen automatisch und teilweise auch in Kombination mit anderen Prozeduren.
Das betrifft zum einen die Transparenten Cluster, aber auch die Logic Control Cluster, welche beide als integraler Bestandteil des Interconnection Tests enthalten sind. Der Vorteil dieses Verfahrens liegt in der höheren Fehlerabdeckung, da alle Strukturen parallel aktiviert werden. Die physikalische Fehlerursache kann in den meisten Fällen direkt in Form von Kurzschlüssen oder offenen Pins lokalisiert werden.
Bei Speicher Clustern ist der Test auf die Anschlussverbindungen zwischen den BScan Pins und den Speichern fokussiert. Dazu kommen spezielle strukturelle Algorithmen zum Einsatz, welche Schreib- und Leseoperationen auf ausgewählten Speicherzellen ausführen und die Vektoren vergleichen. Dadurch können in vielen Fällen hier ebenfalls die physikalischen Fehler direkt diagnostiziert werden. Die Definition der Schreib- und Lese-Operationen ist in der IC Bibliothek im IC-Modell des Speichers hinterlegt und wird vom ATPG verarbeitet. Kontinuierliche Modifikationen des Modells in Abhängigkeit der Applikation entfallen dadurch.
Für die Praxis eines der wichtigsten Anwendungsfälle ist der Test eines Device Clusters. Hierbei kann es sich um aktive Komponenten (IC, LED, Aktoren, Sensoren, usw.) oder passive Bauelemente (z.B. Schalter) handeln. Zur Testabdeckung existieren verschiedenste Möglichkeiten. Sie reichen von der Definition einer Truth Table mit schrittweisen Stimuli- und Response-Vektoren, über das Editieren von Waveforms bis zum manuellen Scripting des Testprogramms.
Eine besonders effiziente Variante besteht allerdings in der Nutzung des sogenannten Device ATPG. Bei dieser Methode werden in der graphischen Modellbibliothek für die scanunfähigen Komponenten Test-Modelle hinterlegt, welche dann beim ATPG automatisch auf die jeweiligen Boundary Scan Pins gelinkt werden.
Die Tests der Einzel-Bauelemente sind als Source Code in der spezifischen JTAG/Boundary Scan Sprache Caslan hinterlegt. Die Modelle sind integraler Bestandteil der Bibliothek, fehlende Modelle können jedoch auch durch den Anwender oder vom Lieferanten des Systems einfach nachgepflegt, bzw. adaptiert werden. Die graphische Modellbibliothek enthält für alle BScan und Standard IC konsistent sämtliche strukturellen und funktionalen Informationen und spielt damit eine Schlüsselrolle für die gesamte Systemarbeit.
Die im Ergebnis des ATPG entstehenden Programme sind ebenfalls Caslan Source Code und können dadurch auch einfach debugged und adaptiert werden.
Die letzte Cluster-Kategorie sind die GlueLogic Cluster. Sie umfassen mehrere IC und spiegeln komplexe Funktionen wieder. Der Test solcher Konstrukte ist mit sehr viel Aufwand verbunden und muss typischerweise manuell generiert werden. System Cascon bietet noch die alternative Möglichkeiten Testvektoren im DTIF Format zu übernehmen (IEEE1445), aber dazu müssen entsprechende Simulationen in der EDA Umgebung stattgefunden haben.
Interessanterweise sind in der Praxis solche Cluster bei komplexen Boards aber eher selten, denn aus Gründen der Packungsdichte werden solche Funktionscluster bevorzugt in PLD/FPGA integriert und die bieten ja wunderbarer Weise wieder Boundary Scan.
Zum Thema Clustertest muss abschließend noch bemerkt werden, dass sämtliche Tests statisch sind, also grundsätzlich keine dynamischen Fehler finden können. Zur Abdeckung der typischen Produktionsfehler sind sie jedoch bestens geeignet.
Doch trotz aller gezeigten Techniken bleiben dennoch Testlücken, z.B. offene Verbindungen durch Steckverbinder, periphere Cluster mit externen I/F, oder Analog-Komponenten. Ist damit BScan am Ende, oder gibt es für solche Fälle weitere Optionen?
Charmante Testtechnik sucht Partnerschaft
Einer der Vorteile von Boundary Scan ist seine Flexibilität in puncto offene Erweiterbarkeit in Hardware und Software. Es überrascht daher nicht, dass es sogar mehrere Varianten gibt die angesprochenen Probleme elegant zu lösen:
  • Organische Erweiterung der Technologie durch externe Boundary Scan Hardware
  • Kombination von Boundary Scan mit anderen elektrischen Testverfahren
  • Gemischter Einsatz von Boundary Scan mit AXOI Systemen.
Beim Einsatz eines externen Boundary Scan I/O Modules wird das gesamte Verfahren nativ erweitert. Der gesamte Prozessfluss bleibt grundsätzlich bestehen, nur die Zusatz-Hardware wird an das Target-Design per Software angedockt.
Dabei sind moderne Boundary Scan Module auch mit weiteren digitalen und analogen Zusatzressourcen ausgerüstet, so dass sich die Fehlerabdeckung insgesamt deutlich erweitern lässt. Wegweisend ist hierbei das CION-LX I/O Module, welches auf Basis eines speziellen Tester on Chip (ToC) ASIC [2] verschieden IEEE1149.x Standards unterstützt und pro Pin über diverse analoge und digitale Zusatzressourcen verfügt, welche statische und dynamisch ansteuerbar sind. Damit können auch at-speed Tests realisiert werden.
Obwohl eigentlich Boundary Scan als Ablösekonzeption zum Einsatz physikalischer Nadeln erfunden wurde, lassen sich natürlich die I/O Kanäle eines solchen Moduls sehr wohl auch über Nadeln an den Prüfling anlegen. Dies ist nach wie vor in der Produktion ein gängiges Szenario um z.B. die Peripherie zu kontaktieren, oder Spannungen in der Schaltung nachzumessen. Genauso gut ist es auch möglich, Testpunkte in der Schaltung (falls vorhanden) zu kontaktieren um die Testabdeckung weiter zu erhöhen. In der Praxis existieren hierfür auch schon seit einigen Jahren komplett konfektionierte JTAG/Boundary Scan Tester mit integrierten I/O Modulen, Stromversorgung, austauschbarer Nadelkassette, usw.
Eine weitere Möglichkeit zur zusätzlichen Verbesserung der Testabdeckung besteht in der Kombination von Boundary Scan mit anderen elektrischen Testverfahren wie In-Circuit Test (ICT), Flying Probe Test (FPT), oder Funktionstest (FKT). Dabei ist es notwendig, die Hard- und Softwarekomponenten in die jeweilige Tester-Plattform zu integrieren. Allerdings erzielt nur eine echte Interaktion zwischen Boundary Scan und den Testerkanälen den Mehrwert einer gesteigerten Fehlerabdeckung. Als einer der Pioniere von Integrationslösungen hat das Unternehmen dazu bereits vor mehr als 15 Jahren das Virtual ScanPin Verfahren eingeführt.
Das Verfahren ist durch ausgereifte ATPG-Tools komplett automatisiert und für alle führenden Tester-Plattformen in Form von Integrationspaketen verfügbar. Das betrifft auch den Funktionstest, wo z.B. modulare Instrumentierungs-Plattformen wie PXI oder PXIe immer breiter zum Einsatz kommen. Die Testkanäle werden in diesem Fall durch PXI I/O Module bereitgestellt.
Als letzte der drei eingangs genannten Möglichkeiten ist die Mischung von Boundary Scan Test mit Automated X-Ray/AOI (AXOI)-Systemen zu nennen. Hierbei handelt es sich jedoch nicht um eine physische Kombination, sondern um eine Verschmelzung von elektrischen Fehlerinformationen und Inspektions-Daten. Dadurch kann z.B. die Qualität der Lötstellen von scanfähigen und nicht scanfähigen BGA-Pins exakt nach IPC-A-610E gemessen und zur Steuerung der Prozessparameter verwendet werden [3].
Zusammenfassung und Schlussfolgerungen
Auch wenn nur wenige – oder im Extremfall nur ein einziger – Boundary Scan fähige ICs auf der zu testenden Einheit vorhanden sind, sollte die erzielbare Testabdeckung durch Clustertests dennoch gründlich analysiert werden. Moderne Boundary Scan Testsysteme bieten dazu ein breites Spektrum an verschiedensten Softwarewerkzeugen mit hohem Automatisierungsgrad und sehr guter Diagnosequalität.
Durch Einsatz externer I/O Module lässt sich die Testabdeckung darüber hinaus auf organischem Wege einfach und kostengünstig enorm erweitern. Auch die Kombination mit anderen Tester-Plattformen ist eine attraktive Variante vorhandene Ressourcen zum erweiterten Boundary Scan Test zu nutzen.
Für beide Ansätze existiert ein breites Spektrum an ausgereiften Systemlösungen mit vorkonfektionierter Funktionalität. Darüber hinaus kann die Effizienz des Boundary Scan durch die von Göpel electronic entwickelte Strategie des Embedded System Access [4] weiter gesteigert werden.
Fazit: Es gibt also im Endeffekt viele Wege, einsamen BScan ICs passende Anschlüsse zu vermitteln – entscheidend ist aber die Planung der Teststrategie sowie der Wille, das aufgezeigte Potential auch zu nutzen.
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