Lösung auf der Systemebene

Kaushik Roy, Design Automation Conference (DAC) und Purdue University & Nilanjan Banerjee, Purdue University

Die aggressive Skalierung der CMOS-Bausteine in den letzten dreißig Jahren ermöglichte es der Halbleiterindustrie, der unablässigen Forderung nach immer mehr Rechenleistung und Integrationsdichte gerecht zu werden. Bisher konnte die CMOS-Technologie den Wünschen der Industrie erfolgreich entsprechen, doch bei Prozessgeometrien unterhalb von 65 nm stellen sich infolge der höheren Integrationsgrade und physikalischer Grenzen gewisse Hindernisse in den Weg. Die wichtigsten Herausforderungen, die IC-Designer heute bewältigen müssen, sind die Verlustleistung und Prozessschwankungen.

Die Verlustleistung setzt sich hauptsächlich aus zwei Komponenten, nämlich der dynamischen und der statischen Verlustleistung, zusammen. Dass sich die dynamische Leistungsaufnahme über die verschiedenen Technologie-Generationen hinweg deutlich erhöht hat, liegt an den höheren Taktraten und der Tatsache, dass auf einem einzigen Chip eine immer größere Zahl von Transistoren gleichzeitig schaltet. Die Miniaturisierung der Transistoren hat außerdem die Leckströme ansteigen lassen, was in einer Zunahme der statischen Verlustleistung resultiert. Da ein Halbleitergehäuse nur eine begrenzte Wärmemenge abführen kann, führt ein Anstieg der Verlustleistung in Verbindung mit einer kleinen Chipfläche unweigerlich zu einer Erhöhung des Temperaturniveaus, was bekanntermaßen ungünstige Konsequenzen für die Zuverlässigkeit hat. Bei portablen Applikationen kommt als weitere unerwünschte Konsequenz eine Verkürzung der Batterielebensdauer bzw. der Akkulaufzeit hinzu. Das Thema Verlustleistung muss deshalb bei aktuellen IC-Designs unbedingt beachtet werden.

Zu Prozessschwankungen kommt es auf der anderen Seite aufgrund prinzipbedingter Einschränkungen der Fertigungsprozesse (z. B. Sub-Wavelength-Lithografie, Ätz- und Dotierungsverfahren). Diese Einschränkungen äußern sich durch Toleranzen mechanischer Parameter wie Länge, Breite und Oxiddicke. Bei kleinen Transistoren können Unterschiede bezüglich der Anzahl und Platzierung der Dotierungsatome im Kanal bereits zu signifikanten Streuungen von einem Transistor zum anderen führen. Derartige Prozessschwankungen können sowohl innerhalb eines Die, von einem Die zum anderen als auch von Wafer zu Wafer auftreten. Diskrepanzen dieser Bausteinparameter, ob systematischer oder zufälliger Natur, äußern sich wiederum durch Schwankungen von Schaltungsparametern wie beispielsweise der Signallaufzeit, worunter die parametrische Ausbeute leidet, sobald die Laufzeit aus dem Toleranzbereich herausfällt. Um in Designs, die mit jetzigen und künftigen Technologien hergestellt werden, auf akzeptable Fertigungsausbeuten zu kommen, muss auch dem Thema Prozessschwankungen angemessene Beachtung geschenkt werden.

Für die Senkung der dynamischen und der statischen Verlustleistung aktueller IC-Designs wurden bereits zahlreiche Techniken vorgeschlagen. Da die dynamische Verlustleistung einer Schaltung in quadratischem Verhältnis zur Versorgungsspannung steht, ließe sich diese Komponente der Leistungsaufnahme durch Herabsetzung der Versorgungsspannung außerordentlich wirksam vermindern. Ein Absenken der Versorgungsspannung lässt jedoch andererseits die Signallaufzeiten ansteigen und das Design wird anfälliger gegen laufzeitbedingte Fehler. Zur Verbesserung des Verhältnisses zwischen Verlustleistung und Fläche entwickelte man außerdem weitere Optimierungs-Verfahren, die auf der Dimensionierung der Gates sowie der Verwendung zweier Versorgungsspannungen und zweier Schwellenspannungen (Vth) beruhen. Diese Methoden sind in der Tat geeignet, das Verlustleistungs-Problem zu entschärfen. Sie erhöhen jedoch in aller Regel auch die Anzahl kritischer Signalwege, womit in der betreffenden Schaltung das Risiko steigt, dass es durch Parameterschwankungen zu laufzeitbedingten Fehlern kommt. Von der dynamischen Verlustleistung abgesehen, wurden auch zahlreiche Lösungsvorschläge zur Verminderung der statischen Verlustleistung gemacht. Am populärsten ist die Verwendung von Stacking-Transistoren, und in der Tat bewirkt diese Technik eine deutliche Absenkung der statischen Leistungsaufnahme. Die nachteiligen Auswirkungen von Parameterschwankungen auf ein Design bleiben aber bestehen.

Um die Zahl der durch Parameterschwankungen verursachten Chip-Ausfälle zu reduzieren, kann man selbstverständlich auf ein konservatives Konzept setzen und die Schaltung so auslegen, dass sie auch unter „Worst-Case“-Bedingungen noch spezifikationsgemäß arbeitet. Man wählt hierzu einfach VDD höher oder dimensioniert die Logikgatter größer. Beide Verfahren verringern die Prozess-Diskrepanzen, allerdings mit erheblichen Auswirkungen auf Leistungsaufnahme, Performance und Flächenbedarf. Um beim Systemdesign nicht übermäßig pessimistisch vorgehen zu müssen, hat man in der Vergangenheit auf statistische Designmethoden gesetzt. Dabei werden bestimmte Schaltungsparameter (z. B. die Laufzeit oder der Leckstrom) als statistische Verteilungen (z. B. als Gaußsche Normalverteilung) modelliert. Die Schaltung wird daraufhin so ausgelegt, dass bezüglich eines bestimmten Zielwerts des Parameters eine gewisse Ausbeutenvorgabe eingehalten wird. Meist kommt man mit Hilfe solcher Techniken um ein Worst-Case-Design herum. Eine entsprechende Verringerung der Leistungsaufnahme ist jedoch nicht gewährleistet.

Diese Diskussion macht deutlich, dass geringe Prozesstoleranzen und niedrige Leistungsaufnahme in der Tat konträre Forderungen sind. Es geht deshalb nicht ohne einen Paradigmenwechsel beim Systemdesign. Auf der Systemebene sind neuartige Lösungen gefragt, wenn das Dilemma zwischen geringer Verlustleistung und minimalen Prozessschwankungen gelöst werden soll.

Mit Forschungsvorhaben hat man nach Wegen gesucht, die Verlustleistung durch aggressives Skalieren der Versorgungsspannung zu senken und gleichzeitig die Timing-Anforderungen zu erfüllen. Eine solche Technik trägt die Bezeichnung „Razor“ [1] und basiert auf dem Konzept der dynamischen Spannungs-Skalierung (Dynamic Voltage Scaling – DVS). Dabei wird ein Maximum an Verlustleistungs-Ersparnis erreicht, indem die Versorgungsspannung so weit reduziert wird, wie es bei Aufrechterhaltung ordnungsgemäßer Funktionsfähigkeit maximal möglich ist. Der Razor-DVS-Mechanismus basiert auf der dynamischen Erkennung und Korrektur von Timingfehlern in der Schaltung. Die Versorgungsspannung wird an Hand während des Betriebs eingeholter Fehlerdaten angepasst und kann dadurch ohne Sicherheitsmarge weitestmöglich abgesenkt werden. Gleichzeitig nutzt man die Datenabhängigkeit der Signallaufzeiten in der Schaltung aus. Es kommt ein speziell entwickeltes Flipflop zum Einsatz, das die Pipelinestufen zweimal abtastet – einmal mit einem schnellen Takt und ein weiteres Mal mit einem verzögerten Takt. Kommt es zu einem Timing-Fehler (erkennbar daran, dass die abgetasteten Werte nicht übereinstimmen), stellt ein Modified Pipeline Mispeculation Recovery Mechanismus den korrekten Programmzustand im Design wieder her.

Eine unlängst vorgeschlagene Methode [2] ermöglichte die erfolgreiche Synthese schwankungstoleranter Low-Power-Designs durch die Isolation kritischer Signalwege in kombinatorischen Schaltungen, die dazu in einem bestimmten Logikblock zusammengefasst werden. Eine solche Isolation resultiert in einer Designmethodik, bei der die Auslagerung und Vorhersage von Signalwegen, die bei Parameterschwankungen kritisch werden könnten, möglich ist. Mögliche Laufzeitfehler in diesen vorhersagbaren Signalwegen werden durch adaptives Clock-Stretching berücksichtigt. Man erhält minimale Performance-Einbußen, indem man sicherstellt, dass diese Signalwege nur selten aktiviert werden. Indem man die Laufzeitunterschiede zwischen kritischen und unkritischen Signalwegen durch Logiksynthese und geeignete Dimensionierung der Gatter minimiert, lässt sich eine verbesserte Ausbeute unter dem Einfluss von Parameterschwankungen und die Möglichkeit für eine aggressive Spannungs-Skalierung im Interesse reduzierter Verlustleistung erreichen. Diese Technik ist für Random-Logik und Verarbeitungseinheiten gleichermaßen geeignet.

Strom sparende, gegenüber Prozessschwankungen tolerante Konzepte dieser Art sind nicht nur für allgemeine Computing-Anwendungen, sondern auch für DSP-Systeme geeignet. Indem die Voraussetzungen für einen passenden Kompromiss zwischen der Qualität der Ausgangsresultate und der Verlustleistung geschaffen werden, kann die zur Stromersparnis dienende Spannungsskalierung selbst bei Prozessschwankungen in DSP-Designs eingesetzt werden. Mit dem Skalieren der Versorgungsspannung geht somit eine gewollte Abnahme der „Qualität“ einher. Auf diesem Prinzip aufbauend wurde eine neuartige DCT-Architektur [3] vorgeschlagen. Diese ermöglicht eine aggressive Versorgungsspannungs-Skalierung unter Ausnutzung der Tatsache, dass in einem DCT-System nicht alle Zwischenberechnungen von gleicher Bedeutung sind, um eine „gute“ Bildqualität mit einem maximalen Signal-Rauschabstand (Peak Signal to Noise Ratio – PSNR) über 30 dB zu erzielen. Auf der Basis dieser Erkenntnis werden jene DCT-Signalpfade, die weniger zur PSNR-Verbesserung beitragen, länger konzipiert als jene, deren Bedeutung größer ist. Beim Skalieren der Versorgungsspannung und/oder bei Prozessschwankungen würden potenzielle Laufzeitfehler nur in jenen langen Signalwegen auftreten, die für die Verbesserung des PSNR weniger bedeutsam sind. Die deutliche Reduzierung der Leistungsaufnahme müsste bei dieser Architektur deshalb nur mit einer geringfügigen Verschlechterung des PSNR erkauft werden.

Die soeben beschriebenen Methoden verdeutlichen einen sich abzeichnenden Trend im IC-Design: System-Innovationen sind darin entscheidend dafür, dass das Problem der Verlustleistung gleichzeitig mit der Vielzahl von Prozesstechnologie-Problemen, die der IC-Industrie heute Schwierigkeiten machen, angegangen werden kann. Anhaltende Forschungstätigkeit in Richtung Strom sparender, gegenüber Prozessschwankungen toleranter Designs bergen die Perspektive, dass Moores Law mit künftigen Technologien fortgeschrieben werden kann.

EPP 466

[1] D. Ernst, N. S. Kim, S. Das, S. Lee, D. Blaauw, T. Austin, T. Mudge, K. Flautner, „Razor: Circuit-Level Correction of Timing Errors for Low-Power Operation”, IEEE MICRO, March 2005

[2] S. Ghosh, S. Bhunia, K. Roy, „A new paradigm for low-power, variation-tolerant circuit synthesis using critical path isolation”, ICCAD, 2006.

[3] N.Banerjee, G. Karakonstantis, K. Roy, “Process-Variation Tolerant Low Power DCT Architecture” DATE 2007